IBMが世界初とする0.7nmノードのチップ技術を発表、3D構造「nanostack」でトランジスタ密度をほぼ2倍に

IBMが世界初とする0.7nm、7Å(オングストローム)ノードのチップ技術を2026年6月25日に発表しました。この技術は「nanostack」という3次元トランジスタアーキテクチャを基盤としており、半導体の微細化が物理的な限界に近づく中で、計算機、家電、通信機器、輸送システム、重要インフラの性能と効率を高める基盤技術になるとIBMは位置付けています。

IBM introduces the smallest computer chip in the world - IBM Research
https://research.ibm.com/blog/sub-1nm-node-chips

IBM Debuts World’s First Sub-1 Nanometer Chip Technology
https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology

IBMの7Å、すなわち0.7nmノードのチップは指の爪ほどの大きさのチップに約1000億個のトランジスタを集積します。この新しいチップは2021年に発表した2nmノードのチップと比べ、トランジスタ密度はほぼ2倍になるとのこと。

IBMは構造と材料に関する複数の技術革新により、チップの各部が原子サイズに近づく領域でも、性能とエネルギー効率を高められる可能性を示したと説明しています。IBMによると、0.7nmノードのチップ技術が2nmノードのチップと比べ最大50％高い性能、または70％高いエネルギー効率を実現する見込みとのことで、生成AIやクラウド基盤、次世代の電子機器などで計算能力の拡大と消費電力の抑制が期待されています。

基盤となるnanostackはナノシートを基にした業界初とする3Dトランジスタ構造です。ナノシートはIBMが開発し、先端半導体で使われる主要な設計技術の1つになっています。nanostackはトランジスタを縦方向に積み重ね、配置をずらす3D逐次集積を用いることで、同じ面積により多くのトランジスタを収めます。

積層した各層には異なる材料の組み合わせを採用でき、各トランジスタの性能と消費電力を個別に最適化できます。IBMは、CMOS統合における超薄膜誘電体接合、2種類のチャネルを設計する技術、CMOSインバーターの実動作を通じてnanostackを検証しました。検証結果は、nanostackが物理的に製造可能であり、実際の計算処理を担えることを示すものだとしています。

IBM Researchのディレクター兼IBMフェローのジェイ・ガンベッタ氏は、「nanostackアーキテクチャでは、単にトランジスタを小型化するのではなく、チップの構築方法を再発明し、処理性能とエネルギー効率を大幅に高める」とコメントしいます。

IBMの研究チームは半導体の研究シンポジウムであるVLSI 2026で、nanostackを用いるSRAMビットセルの高さを40％縮小できることを示しました。SRAMは高速な読み書きを担うメモリーであり、AI処理で必要となる高帯域のデータ伝送を支える役割を持ちます。IBMは、SRAMビットセルの占有面積を抑えることで、同じチップ面積により多くのSRAMを搭載し、AI処理で求められる高帯域のデータアクセスを支えやすくなると説明しています。

0.7nmや7Åというノード名は、チップ内部の構造物の正確な寸法ではなく、製造技術の世代を示す名称です。IBMはnanostackによってロジック半導体を初めて1nm未満のノードへ拡張できるとしています。IBMの半導体ロードマップはnanostackを使って少なくとも10年間にわたり微細化を続ける見通しで、IBMは最短で今後5年以内に生産へ進む道筋があると述べました。なお、IBMは量産向け半導体を自社で製造しておらず、今回の技術を商用化するパートナー企業は明らかにしていません。

IBMとパートナー企業はニューヨーク州オールバニにある半導体研究施設で研究を進めています。この施設にはASML製の次世代露光技術であるHigh NA EUV(高開口数極端紫外線)露光装置が導入される予定だとのこと。さらにIBMはラムリサーチ・東京エレクトロン・SCREENセミコンダクターソリューションズといった企業とHigh NA EUV向けのプロセスと装置を共同開発し、すでに動作するデバイスを実証しています。また、IBMは世界初の量子専業ファウンドリーとするAnderonを独立した事業会社として設立する計画も公表しています。