Intel・Samsung・TSMCのチップメーカー3社が未来の3次元トランジスタ構造「CFET」の実証デモを発表

2023年12月9日～13日までサンフランシスコで開催されたIEEE(米国電気電子学会)国際電子デバイス会議(IEDM)で、Intel・Samsung・TSMCがCMOSメモリを小型化するための技術「CFET(相補型電界効果トランジスタ)」のデモをそれぞれ公開しました。

Intel, Samsung, and TSMC Demo 3D-Stacked Transistors - IEEE Spectrum
https://spectrum.ieee.org/cfet-intel-samsung-tsmc

Intel Demos 3D Transistors, RibbonFET, and PowerVia Technologies | TechPowerUp
https://www.techpowerup.com/316589/intel-demos-3d-transistors-ribbonfet-and-powervia-technologies

CFETを最も早く実証したのはIntelで、2020年のIEDMで初期バージョンを発表しています。今回、IntelはCFET内の最も単純な回路であるCMOSインバーターについて、いくつかの改良点を報告しており、Intelのコンポーネント研究グループの主任エンジニアであるマルコ・ラドサヴリェヴィッチ氏は「インバーターは単層で行われており、通常のCMOSインバーターから最大で50％のサイズを削減できます」と語っています。

Intelは2023年6月に「Intel PowerVia」と呼ばれる技術を製品版のテストチップに実装することを発表しました。このIntel PowerViaは、トランジスタ層の裏側から電源供給をできるようにして、回路を大幅に簡素化できるというもの。この結果、CMOSインバーターはCPP(コンタクトポリピッチ)と呼ばれるトランジスタのゲートピッチを60nmまで縮めることができたそうです。IntelはこのPowerVia技術がすでに量産準備を完了しており、搭載した製品を2024年に登場させる予定だとしています。

さらにIntelは、デバイスあたりのナノシートトランジスタの数を2層から3層に増やし、さらにデバイス間のピッチを50nmから30nmに減らし、デバイスの接続部分に改良された形状を使用することで、CFETの電気特性を改善したと報告しています。

また、Intelは2021年にプロセスルールを見直した際に、FinFET以降ではゲートオールアラウンドナノシート構造を採用する「RibbonFET」を将来的に導入すると述べています。

Intelの見直されたプロセスルールと新たなロードマップについてIntel技術幹部が語る - GIGAZINE

今回のIEDMでは、IntelはRibbonFETについても実証しており、トランジスタのスイッチング速度が高速化され、周波数と性能の向上につながると報告しました。

Samsungは、CPPを48nmあるいは45nmまで縮めることができたと発表しています。SamsungのプロトタイプCFETのうち、CPPが45nmの方は性能の低下が見られたものの、Samsungは製造プロセスの最適化によって解決できる問題だとしています。Samsungは化学薬品によるエッチングを改善することでnFETとpFETの絶縁を実現し、同時にデバイスの歩留まり率を80％向上することができたとのこと。

さらに、SamsungもIntelと同じようにトランジスタ層の裏側から電源供給をできるようにする技術を採用。ただし、Intelはナノシートを3層にしたのに対し、Samsungはナノシートトランジスタ1層で実現。Samsungは、ナノシートトランジスタの数を増やすとCFETの性能がさらに向上すると主張しました。

そしてTSMCも、ナノシートトランジスタのエッチングを工夫することで、ナノシートに効率良く絶縁層を構築し、CPP48nmというレベルに到達することに成功したと報告しています。

なお、各メーカーがCFETを実用化するための技術を開発していますが、実際にCFETが商業的に展開されるのは早くても2030年以降と予想されています。